C++VerilogHDL编写翻译预处理

C++ 1

编写翻译预处理语句

编译预处理是VerilogHDL编写翻译系统的贰个组成都部队分,指编写翻译系统会对部分10分命令进行预处理,然后将预处理结果和源程序一起在开始展览常常的编译处理。以”`”
(反引号)伊始的某些标识符是编写翻译预处理语句。在Verilog
HDL语言编写翻译时,特定的编译指令在全部编写翻译进程中有效(编写翻译进度可超越三个文件),直到遭逢任何分化的编写翻译程序指令。常用的编译预处理语句如下:

(1)`define,`undef

(2)`include

(3)`timescale

(4)`ifdef,`else.`endif

(5)`default_nettype;

(6)`resetall

(7)`unconnect_drive,`nounconnected-drive;

(8)`celldefine,`endcelldefine


宏定义

`define指令是1个宏定义命令,通过一个内定的标识符来代表三个字符串,能够扩充Veirlog
HDL代码的可读性和可维护性,找出参数或函数不正确或不允许的地点。

`define指令类似C语言中的#define指令,可以在模块的中间或外部定义,编译器在编写翻译进度中遇见该语句将把宏文本替换为宏的名字。`define的评释语法格式如下:
`define,<macro_name><Text>

对此已申明的说话,在代码中的应用格式如下(不要漏掉宏前面的”`”):

`macro-name

例如:define  MAX-BUS-SIZE  32

Reg[`MAX-BUS-SIZE-1:0]AddReg;

一旦`define指令被编译,其在全方位编写翻译进程中都有效。例如,通过另二个文本中的`define指令,MAX-BUS-SIZE能被多少个公文使用。

`undef指令用于裁撤前面定义的宏。例如:

`undef  WORD16

Wire [`WORD:1]Bus;

`undef  WORD

宏定义指令的注意事项:

(1)    宏定义的称呼能够是大写,也足以是小写,但要注意不要和变量名重复。

(2)    和有着编写翻译器伪指令一样,宏定义在超过单个文件边界时仍有效(对工程的其余源文件),除非被后边的`define、`undef或`resetall伪指令覆盖,不然`define不收范围限制。

(3)    当用变量定义宏时,变量能够在宏正文中使用,并且在使用宏的时候能够用实际的变量表明式代替。

(4)    通过用反斜杠”\”转义中间换行符,宏定义能够超越几行,新的行是宏正文的一片段。

(5)    宏定义行末不必要添加分号表示甘休。

(6)    宏正文无法分开的言语符号包蕴注释、数字、字符串、保留的要害字、运算符。

(7)    编写翻译器伪指令差别意作为宏的名字。

(8)    宏定义中的文本也得以是一个表明式,并不只用于变量名称的轮换。


define和parameter

`define和parameter是有分别的。`define和parameter都能够用来实现文本替换,但其存在本质上的不比,前者是编写翻译从前就预处理,而后人是在常规编写翻译进程中完成替换的。其余,`define和parameter存在下列两点差别之处:
   
(1)功效域分裂。Parameter效能于注解的十二分文件;`define从编写翻译器读到那条指令开头到编写翻译结束都有效,除非境遇`undef命令使之失效,能够选择于漫天工程。假如要让parameter作用于全部项目,可以将宣示语句写于独立文件中,并用)`include让各个文件都饱含申明文件。

`define能够写在代码的其余岗位,而Parameter则必须在动用在此之前定义。经常编译器都能够定义编写翻译顺序,恐怕从最底部模块开始编译,因而写在最底部就足以了。
   
(2)传递功用区别。Parameter可以看做模块例化时的参数字传送递,实现参数化调用;`define语句则从未此功用。`define语句能够定义表明式,而Parameter只可以定义变量。

C++ 2


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