FPGA–(verilog)行为级描述和结构级描述

1、在应用verilog描述电路时,既可以展开行为级的讲述,也得以展开结构级的讲述。

      ①行为级描述:侧重对模块行为效用的架空描述。

      ②结构级描述:侧重对模块内部结构实现的有血有肉描述。

2、行为级描述

     ①描述体的三结合

      ※由六个相互运行的长河块组成。

      ※过程块由过程语句(initial和always)和块语句(串行块begin-end和互动块fork-join)组成。

      ※块语句由过程赋值语句和高档程序语句构成。

            ◇过程赋值语句:阻塞与非阻塞式赋值。

            ◇高级程序语句:C语言如if-else、case、while、wait等组成。

     ②行为级描述模块的结合图

    图片 1

 Verilog Code 

//例:全加器行为级描述
module fadder(sum,a,b,cin);//模块定义
output sum,cout;//端口阐明
input a,b,cin;//端口阐明
reg sum,cout;//数据类型注解

always @(a or b or cin)//过程语句
   
    begin//高级程序语句
      sum=a^b^cin;//过程赋值语句
      cout=(a&b)|(b&cin)|(a&cin);//过程赋值语句
    end
endmodule//结束行

 

3、结构级描述

    ①描述体的三结合

        ※门级描述:对由核心逻辑门(and、or、not、xor等)互连而成的保有自然功效的电路模块的讲述。

        ※结构级描述:将上述逻辑门用一个个效用模块替换,就开展到一般意义的结构级描述。

    ②结构级描述模块

      例:全加器门级

      图片 2

 Verilog Code 

//例:全加器结构级描述
module fadder(sum,a,b,cin);//模块定义
    output sum,cout;//端口表明
    input a,b,cin;//端口讲明
    /*******门级互连*****/
    xor U0(sum,a,b,cin);
    and U1(net1,a,b);
    and U2(net2,a,cin);
    and U3(net3,b,cin);
    or U4(cout,net1,net2,net3);
endmodule//结束行