VerilogHDL编译预处理

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编译预处理语句

编译预处理是VerilogHDL编译系统的一个组成部分,指编译系统会对部分非同通常命令举行预处理,然后将预处理结果和源程序一起在开展经常的编译处理。以”`”
(反引号)先河的少数标识符是编译预处理语句。在Verilog
HDL语言编译时,特定的编译指令在总体编译过程中有效(编译过程可超越三个文本),直到遭受其他不同的编译程序指令。常用的编译预处理语句如下:

(1)`define,`undef

(2)`include

(3)`timescale

(4)`ifdef,`else.`endif

(5)`default_nettype;

(6)`resetall

(7)`unconnect_drive,`nounconnected-drive;

(8)`celldefine,`endcelldefine


宏定义

`define指令是一个宏定义命令,通过一个指定的标识符来代表一个字符串,可以扩充Veirlog
HDL代码的可读性和可维护性,找出参数或函数不得法或不容许的地点。

`define指令类似C语言中的#define指令,可以在模块的其中或外部定义,编译器在编译过程中相见该语句将把宏文本替换为宏的名字。`define的宣示语法格式如下:
`define,<macro_name><Text>

对于已扬言的口舌,在代码中的应用格式如下(不要漏掉宏前边的”`”):

`macro-name

例如:define  MAX-BUS-SIZE  32

Reg[`MAX-BUS-SIZE-1:0]AddReg;

一旦`define指令被编译,其在总体编译过程中都有效。例如,通过另一个文书中的`define指令,MAX-BUS-SIZE能被六个文件使用。

`undef指令用于撤除前面定义的宏。例如:

`undef  WORD16

Wire [`WORD:1]Bus;

`undef  WORD

宏定义指令的注意事项:

(1)    宏定义的称呼能够是大写,也足以是小写,但要注意不要和变量名重复。

(2)    和享有编译器伪指令一样,宏定义在超过单个文件边界时仍有效(对工程的任何源文件),除非被前边的`define、`undef或`resetall伪指令覆盖,否则`define不收范围界定。

(3)    当用变量定义宏时,变量可以在宏正文中使用,并且在使用宏的时候能够用实际的变量表达式代替。

(4)    通过用反斜杠”\”转义中间换行符,宏定义可以超越几行,新的行是宏正文的一有的。

(5)    宏定义行末不需要添加分号表示截至。

(6)    宏正文不可能分其余言语符号包括注释、数字、字符串、保留的根本字、运算符。

(7)    编译器伪指令不同意作为宏的名字。

(8)    宏定义中的文本也足以是一个表明式,并不仅仅用于变量名称的轮换。


define和parameter

`define和parameter是有分另外。`define和parameter都足以用来完成文本替换,但其设有本质上的两样,前者是编译从前就预处理,而后者是在正规编译过程中成功替换的。其它,`define和parameter存在下列两点不同之处:
   
(1)效用域不同。Parameter功用于阐明的老大文件;`define从编译器读到这条指令起初到编译结束都使得,除非碰到`undef命令使之失效,能够动用于一切工程。如若要让parameter效率于所有项目,可以将宣示语句写于独立文件中,并用)`include让每个文件都饱含注脚文件。

`define可以写在代码的另外职务,而Parameter则必须在采纳往日定义。通常编译器都得以定义编译顺序,或者从最底部模块开端编译,由此写在最底部就可以了。
   
(2)传递功效不同。Parameter可以看做模块例化时的参数传递,实现参数化调用;`define语句则没有此成效。`define语句可以定义表明式,而Parameter只可以定义变量。

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